數字集成電路設計(數字芯片是怎樣設計出來的？)

數字芯片是怎樣計劃出來的？

芯片在我們的生存和事情中無處不在。比如，交通智能卡就嵌入了一顆帶有微處理器、儲存單位、芯片利用體系的芯片；而手機的主板則集成了數百顆芯片，有的賣力無線電收發、有的賣力功率擴大、另有的賣力存儲照片和文件、處理音頻，完成指紋、虹膜、面部的識別。固然，手機中最緊張，也是價格最昂貴的還屬CPU，它是手機的控制中樞和邏輯盤算的中央，經過運轉存儲器內的軟件及數據庫來操控手機。

依據處理的信號典范不同，芯片可以分為數字芯片和模仿芯片。要制造出芯片，起主要完成芯片計劃。本文將提要先容數字芯片計劃的十大流程，以及各大流程中使用的主流EDA軟件。

iphone13pro的A15芯片

芯片計劃可以分為前端計劃（即邏輯計劃）和后端計劃（即物理計劃）。前端計劃包含以下四個步調：

前端計劃

（1）算法或硬件架構計劃與分析

在明白芯片的計劃需求之后，體系架構師會把這些市場需求轉換成芯片的規格目標，構成芯片的Spec，也就是芯片的規格分析書。這個分析書會具體形貌芯片的功效、功能、尺寸、封裝和使用等外容。

體系架構師會依據芯片的特點將芯片內里的規格使用區分出來，方案每個局部的功效需求空間，建立不同單位間聯合的辦法，同時確定計劃的全體朝向。這個步調對之后的計劃起著至關緊張的作用，地區區分不夠的，無法完成該地區內的功效完成，會招致之前的事情全部推翻重來。計劃出來的東西，必需可以制造出來，以是芯片計劃必要與產業鏈后端晶圓的制造和封裝測試環節嚴密互助，工程師不僅必要思索工藝對否可以完成相應電路計劃，同時必要整合產業鏈資源確保芯片產物的及時需求。這里的算法構建會用到編程言語（MATLAB，C++， C，System C, System Verilog等），關于不同典范的芯片，工程師們會有不同的偏好選擇。

（2）RTL code（Register Transfer Level，存放器傳輸級）完成

由于芯片的計劃極度繁復，計劃職員并不在晶體級舉行計劃，而是在更高的籠統層級舉行計劃。RTL完成果是依據第一步的架構計劃后果，轉化為Verilog HDL或VHDL言語，這兩種言語是天下上最盛行的兩種硬件形貌言語，以文本情勢來形貌數字體系硬件的布局和舉動的硬件編程言語，可以用于表現邏輯電路圖、表達式等邏輯輸入。以是，可以了解為上一步是統籌方案，第二步是具體去完成，計劃工程師們經過敲一行行代碼，去完成電路的功效。輸入后果轉化為Verilog HDL或VHDL言語。

（3）編碼反省與分析

這一步就是反省代碼有沒有錯誤，確保代碼不會顯現什么歧義招致完成后果和計劃目標不一律。尋常來說，最常用的編碼反省東西就是Synopsys的Spyglass，這個東西最主要反省的內容有兩個,一個是Lint反省，一個是CDC (Clock Domain Crossing，跨時鐘域)反省。Lint反省不僅可以檢測出很多編譯器編譯歷程中的錯誤，還可以關聯很多文件舉行錯誤的反省和代碼分析；CDC反省則是對電路計劃中同步電路計劃的反省，在大型電子電路計劃中，計劃職員很難計劃出整個大型的同步電路，而只能依據電路邏輯功效，區分為多個同步電路局部，由不同的時鐘域控制。這些局部約莫存在堆疊，這會招致堆疊局部的觸發器形態厘革不克不及在一致的時鐘作用下完成，從而招致電路顯現亞穩態。電路顯現亞穩態會讓組合邏輯電路輸入形態不成預知，乃至產生忽然的跳變，因此必要舉行CDC反省。

SPYGLASS截圖，圖片源自網絡

（4）功效驗證

這一步是驗證芯片計劃與預定的計劃需求對否切合的緊張步調，主要是驗證電路計劃邏輯功效的準確性，而非電路的物理特性（后方的步調會講到物理驗證）。數字仿真器是數字集成電路邏輯功效驗證的主要伎倆。

隨著超大范圍集成電路的高速提高，高功能數字仿真器以前成為數字集成電路計劃與驗證中必備的一環。比年來數字仿真器武藝提高很快，當今主流數字仿真軟件可以支持數十億晶體管范圍的超大范圍集成電路的邏輯功效舉行高效準確的仿真驗證。為了確保芯片的安定性，這個階段的歷程時間會持續數月。EDA工程師常用的EDA東西是Mentor（西門子EDA）的Modelsim、Synopsys的VCS和Candence 的NC-Verilog。

功效仿真驗證

在整個芯片計劃流程中的地點（黑體）

后端計劃

（5）邏輯綜合（Synthesis）

從這一步開頭，就進入芯片計劃的后端計劃（物理計劃）階段了。主要賣力將RTL code轉換為實踐后端使用的Netlist（網表,包含了RTL中一切的邏輯信息，以及散伙傅立葉變動、門控時鐘和I/O等）。網表的質量對芯片的布局布線事情起到決定性作用。該歷程必要思索工藝的電特性和物理特性等要素，要盡約莫做到Performance(功能)、Power（功耗）和Area（面積）的PPA優化。Synthesis的質量在一定水平上取決于綜合軟件的功能，業界盛行的兩個邏輯綜合東西是Synopsys的Design Compiler和Cadence的Genus，綜合工程師的一個基本要求便是熟稔地把握兩個東西的使用辦法。

國表里布局布線東西廠商

（6）布局布線（PD）

布局布線是數字后端中占比最大的事情，主要就是把網表轉化成GDSII流格式（這是一種用于集成電路圖版的數據轉換的標準數據文件庫格式，此中含有集成電路圖版中的平面的幾多外形、文本或標簽等有關信息，由條理布局構成），確定種種功效電路的擺放地點。PD的步調包含Floorplan（布局方案）、Place（功效電路的擺放）、CTS（時鐘綜合）、Optimize（優化）、Route（布線）和ECO(工程變動)等，確保各個模塊滿意時序和物理制造的要求。這個步調是后端計劃中最中心的事情。布局布線對東西的依托水平較強，并且東西利用相對來說較為繁復。業界較為常用的是Cadence的Innovus和Synopsys的ICC。

國表里布局布線東西廠商

Leplace圖形界面

（7）靜態時序分析（STA）

STA（Static Timing Analysis，靜態時序分析）是芯片后端計劃中的緊張步調。芯片上有海量的極度弱小的金屬元器件，這些元器件的輕重不一，經過引線流過這些元器件的延時會有不同,由于元器件過于弱小，芯片的布局布線一定會遭到這些不同輕重元器件和之間引線的種種限定，而靜態時序分析則是模仿種種元器件間的互聯和種種不同情況的仿真，找出存在的種種成績。

靜態分析必要確保芯片計劃中一切的途徑，滿意內里時序單位對創建時間和堅持時間的計劃要求。也就是說無論信號的出發點是什么，信號都可以被及時地轉達到該途徑的盡頭。同時，也要滿意電平跳變時間、電容、噪聲、等要求。STA必要訂定整個芯片的時序束縛束縛文件，選擇芯片必要Signoff（簽發）的Corner（事情范圍）以及全芯片的Timing(時序) ECO流程，這個步調的難度要求很高。STA階段使用較廣的是Synopsys的Primetime和Cadence的Tempus軟件。值得一提的是國內鴻芯微納的ChimeTime，它是一種靜態時序簽核東西，提供了SPICE仿真精度的簽核后果。

（8）物理驗證

物理驗證也是流片（即試消費）前的一項緊張事項。假如物理驗證有錯，那芯片消費就會失敗。在布局布線東西中，真正的物理驗證必要反省到器件底層。因此，物理驗證必要將金屬層和底層金屬兼并到一同，舉行全芯片的DRC（計劃端正反?。?。同時，還必要做全芯片的LVS（圖版與原理圖一律性反省），ERC（電氣端正反?。?，確保芯片沒有違反任何物理計劃端正。物理驗證的主要東西在Mentor（西門子EDA）的Calibre中舉行，Calibre也是業界標準的物理驗證東西。

（9）功耗分析（PA）

功耗分析也是芯片簽發的緊張步調，功耗分析的兩大職責是分析IR drop（電壓降）和EM（電遷徙）。及時將后果反應給布局布線職責組，讓他們及時修正后端計劃圖，處理計劃中潛伏的成績。功耗分析常用的軟件有Ansys公司的Redhawk，以及Cadence公司的Voltus和Synopsys公司的Ptpx。

（10）時序仿真

該步調是對芯片實踐事情時的形態舉行仿真，即后仿真，來驗證功效對否正常。時序仿真使用布局布線后器件給出的模塊和連線的延時信息，在最壞的情況下對電路的舉動舉行實踐評價。時序仿真使用的仿真器和上述第四步的功效仿真使用的仿真器是相反的，區別在于功效仿真是在布線行舉行，僅僅眷注輸入和輸入的邏輯干系對否準確，不思索時間延時信息；而時序仿真是在布線后舉行，不僅眷注輸入和輸入的邏輯干系對否準確，同時還盤算了時間延時信息。

總結下去，數字芯片的前端計劃是邏輯計劃，用邏輯電路完成其預期的功效。后端局部則是對前端計劃的物理完成。芯片計劃完成后，Fabless（芯片計劃）公司尋常會將計劃后果以GDSII格式紀錄的電路圖版數據交給Foundry（芯片代工場）舉行Tape-out（流片）了，也就是試消費。

為什么會叫Tape-out呢？由于在上世紀七八十年代，芯片的計劃數據都是寫到磁帶大概膠片里傳給工場，計劃團隊將數據寫入磁帶叫Tape in，工場讀取磁帶的數據叫Tape out，固然隨著科技的提高，主動化集成電路圖版東西軟件早已代替了磁帶，但是這個叫法不休相沿下去了。當Tape out完成后，芯片就可以正式開頭消費了。

由于芯片的流片破費宏大，因此芯片的可靠性和可制造性，必要盡約莫在計劃階段就能確保。主流EDA軟件的驗證和仿真功效十分完滿，可以經過在各個階段不休地舉行驗證仿真，變小在流片中的錯誤，低落流片的本錢，確保芯片的可靠性。

芯片計劃十分專業，每一個計劃階段觸及到的種種軟件品種多樣，固然舉世EDA軟件市場僅多數百億美元的范圍，但是它撬動的是萬億美元級的集成電路市場，因此，EDA軟件產業具有緊張的戰略意義。

如今，我國高速器重提高產業軟件，國產EDA軟件迎來了提高的春天，我國的EDA市場正在全盤發力，涌現出華大九天、概倫電子、廣立微、九同方、上海立芯、芯華章、芯愿景和鴻芯微納等著名品牌。固然EDA范疇的“卡脖子”成績對我國高端芯片的計劃與制造產生了較大影響，但同時也為國產EDA軟件廠商帶來更大的市場時機。經過更多芯片計劃、制造和封裝測試企業在實踐中的使用，不休為國產EDA軟件反應使用需求和軟件改良需求，將敏捷提升我國EDA軟件的武藝水平。

泉源：智造苑